Thiết kế chip là một trong những ưu tiên phát triển của mỗi quốc gia, và việc mở rộng ngành thiết kế chip của Trung Quốc sẽ giúp giảm sự phụ thuộc của nước tôi vào chip nước ngoài. Trong các bài viết trước, người biên tập đã từng giới thiệu về dòng thuận và nghịch của thiết kế chip và triển vọng của thiết kế chip. Trong bài viết này, người biên tập sẽ giới thiệu với các bạn chương thiết kế chip thực tế - tối ưu hóa và hiện thực hóa mức tiêu thụ điện của cây xung nhịp trong thiết kế chip RFID.
Tổng quan về 1
UHF RFID là một chip thẻ nhận dạng tần số vô tuyến UHF. Chip áp dụng chế độ cấp nguồn thụ động: sau khi nhận năng lượng sóng mang, bộ phận đầu cuối RF tạo ra tín hiệu nguồn Vdd để cung cấp cho toàn bộ chip hoạt động. Do hạn chế của hệ thống cung cấp điện, chip không thể tạo ra một ổ dòng lớn, vì vậy thiết kế công suất thấp đã trở thành một bước đột phá lớn trong quá trình phát triển chip. Để phần mạch số tạo ra tiêu thụ điện năng ít nhất có thể, trong quá trình thiết kế mạch logic số, ngoài việc đơn giản hóa cấu trúc hệ thống (các chức năng đơn giản, chỉ chứa module mã hóa, module giải mã, module tạo số ngẫu nhiên, đồng hồ , mô-đun đặt lại, khối điều khiển bộ nhớ Cũng như mô-đun điều khiển tổng thể), thiết kế mạch không đồng bộ được chấp nhận trong thiết kế của một số mạch. Trong quá trình này, chúng tôi thấy rằng do cây xung nhịp tiêu thụ một phần lớn điện năng tiêu thụ của logic số (khoảng 30% trở lên), nên việc giảm mức tiêu thụ điện của cây xung nhịp cũng trở thành việc giảm mức tiêu thụ điện năng của logic kỹ thuật số và sức mạnh của toàn bộ chip thẻ. Một bước quan trọng cho tiêu dùng.
2 Thành phần công suất chip và các phương pháp để giảm tiêu thụ điện năng
2.1 Thành phần tiêu thụ điện năng
Hình 1 Thành phần tiêu thụ điện năng của chip
Công suất tiêu thụ động chủ yếu bao gồm tiêu thụ điện ngắn mạch và tiêu thụ điện lật, là các thành phần chính của tiêu thụ điện năng của thiết kế này. Công suất tiêu thụ ngắn mạch là công suất tiêu thụ bên trong do ngắn mạch tức thời gây ra bởi ống P và ống N được bật tại một thời điểm nhất định trong thiết bị. Mức tiêu thụ điện xoay vòng là do quá trình sạc và xả của điện dung tải ở đầu ra của thiết bị CMOS. Tiêu thụ điện rò rỉ chủ yếu bao gồm tiêu thụ điện năng do rò rỉ dưới ngưỡng và rò rỉ cổng.
Ngày nay, hai nguồn tiêu thụ điện năng quan trọng nhất là: chuyển đổi điện dung và rò rỉ dưới ngưỡng.
2.2 Các phương pháp chính để giảm tiêu thụ điện năng
Hình 2 Các phương pháp chính để giảm tiêu thụ điện năng của chip
2.2.1 Giảm điện áp cung cấp điện Vdd
Đảo điện áp: Các mô-đun khác nhau sử dụng điện áp cung cấp điện khác nhau.
Tỷ lệ điện áp mức MulTI: Có nhiều nguồn điện áp trong cùng một mô-đun. Chuyển đổi giữa các nguồn điện áp này theo các ứng dụng khác nhau.
Dynamic Voltage Frequency Scaling: Phiên bản nâng cấp của "điều chỉnh điện áp nhiều mức", tự động điều chỉnh điện áp theo tần số làm việc của từng mô-đun.
Điều chỉnh điện áp AdapTIve: Phiên bản nâng cấp của DVFS sử dụng mạch phản hồi có thể theo dõi hành vi của mạch để điều chỉnh điện áp một cách thích ứng.
Mạch ngưỡng phụ (thiết kế khó hơn và nó vẫn nằm trong phạm vi nghiên cứu hàn lâm)
2.2.2 Giảm tần số f và tốc độ quay vòng A
Tối ưu hóa mã (trích xuất các yếu tố chung, tái sử dụng tài nguyên, toán hạng isolaTIon, công việc nối tiếp để giảm mức tiêu thụ điện năng cao nhất, v.v.)
Đồng hồ kiểm soát
Chiến lược đa đồng hồ
2.2.3 Giảm điện dung tải (CL) và kích thước bóng bán dẫn (Wmos)
Giảm các đơn vị tuần tự
Diện tích chip và giảm quy mô
Nâng cấp quy trình
2.2.4 Giảm dòng điện rò rỉ Ileak
Điện áp ngưỡng điều khiển (Điện áp ngưỡng) (điện áp ngưỡng ↑ dòng rò rỉ ↓ nếu sử dụng MTCMOS, VTCMOS, DTCMOS)
Kiểm soát điện áp cổng (Điện áp cổng) (bằng cách điều khiển điện áp nguồn cổng để kiểm soát dòng rò)
Transistor Stack (nối tiếp các bóng bán dẫn dự phòng, tăng điện trở để giảm dòng rò)
Nguồn cung cấp được kiểm soát (Nguồn gaTIng hoặc PSO) (khi mô-đun không hoạt động, hãy tắt nguồn để giảm hiệu quả dòng điện rò rỉ)
3 Tối ưu hóa mức tiêu thụ điện của cây xung nhịp trong chip RFID
Khi chip làm việc, một phần lớn điện năng tiêu thụ là do vòng quay của mạng đồng hồ. Nếu mạng xung nhịp lớn thì tổn thất điện năng do bộ phận này gây ra sẽ rất lớn. Trong số nhiều công nghệ tiêu thụ điện năng thấp, đồng hồ định lượng có tác động hạn chế mạnh nhất đến mức tiêu thụ điện năng lật và tiêu thụ điện năng bên trong. Trong thiết kế này, sự kết hợp giữa công nghệ đồng hồ gated nhiều cấp và chiến lược tối ưu hóa cây đồng hồ đặc biệt giúp tiết kiệm một phần lớn điện năng tiêu thụ. Dự án này đã sử dụng nhiều chiến lược tối ưu hóa tiêu thụ điện năng trong thiết kế logic và thử một số phương pháp trong tổng hợp back-end và thiết kế vật lý. Thông qua một số lần lặp lại và tối ưu hóa điện năng ở đầu trước và sau, thiết kế mã logic và mức tiêu thụ điện năng tối thiểu đã được tìm thấy Phương pháp tiếp cận tích hợp.
4.1 Thêm theo cách thủ công đồng hồ trong giai đoạn RTL
Hình 3 Sơ đồ của đồng hồ có gated
mô-đun data_reg (En, Data, clk, out)
đầu vào En, clk;
đầu vào [7: 0] Dữ liệu;
output [7: 0] out;
always @ (posedge clk)
if (En) out = Dữ liệu;
nội tiết
Mục đích của giai đoạn này chủ yếu gồm hai mặt: Thứ nhất là lắp thêm bộ đồng hồ điều khiển để kiểm soát tốc độ quay và giảm mức tiêu thụ điện động hợp lý hơn theo xác suất quay vòng đồng hồ của từng mô-đun. Thứ hai là tạo ra một mạng đồng hồ có cấu trúc cân bằng nhất có thể. Có thể đảm bảo rằng một số bộ đệm xung nhịp có thể được thêm vào trong giai đoạn tổng hợp của cây xung nhịp phía sau để giảm tiêu thụ điện năng. Đơn vị ICG (Gating tích hợp) trong thư viện ô đúc có thể được sử dụng trực tiếp trong thiết kế mã thực tế.
4.2 Các công cụ trong giai đoạn tổng hợp được đưa vào cổng tích hợp
Hình 4 Chèn đồng hồ định mức trong quá trình tổng hợp logic
# Đặt tùy chọn gating đồng hồ, mặc định max_fanout là không giới hạn
chốt set_clock_gate_style -sequential_cell \
-positive_edge_logic {integration} \
-control_point trước \
-control_signal scan_enable
# Tạo cây đồng hồ cân bằng hơn bằng cách chèn ICG "luôn được bật"
đặt power_cg_all_registers true
đặt power_remove_redundant_clock_gates true
read_db thiết kế.gtech.db
hiện tại_thiết kế hàng đầu
Link
nguồn design.cstr.tcl
#Insert gating đồng hồ
insert_clock_hering
biên dịch
# Tạo báo cáo về việc chèn định vị đồng hồ
report_clock_hering
Mục đích của giai đoạn này là sử dụng công cụ tích hợp (DC) để tự động lắp thiết bị kiểm soát nhằm giảm tiêu thụ điện năng hơn nữa.
Cần lưu ý rằng các cài đặt tham số để chèn ICG, chẳng hạn như fanout tối đa (fanout càng lớn, càng tiết kiệm điện, fanout càng cân bằng, độ lệch càng nhỏ, tùy thuộc vào thiết kế, như thể hiện trong hình), và cài đặt thông số Minimum_bitwidth Ngoài ra, cần chèn ICG thường mở cho các cấu trúc điều khiển cổng phức tạp hơn để cấu trúc mạng đồng hồ cân bằng hơn.
4.3 Tối ưu hóa mức tiêu thụ điện năng ở giai đoạn tổng hợp của cây đồng hồ
Hình 5 So sánh hai cấu trúc cây đồng hồ (a): kiểu độ sâu đa cấp; (b): loại phẳng vài cấp
Trước tiên xin giới thiệu về sự ảnh hưởng của các thông số toàn diện của cây đồng hồ đến cấu tạo của cây đồng hồ:
Skew: Độ xiên đồng hồ, mục tiêu tổng thể của cây đồng hồ.
Độ trễ chèn (Độ trễ): Tổng độ trễ của đường dẫn đồng hồ, được sử dụng để giới hạn sự gia tăng số mức của cây đồng hồ.
Truyền tối đa: Thời gian chuyển đổi tối đa giới hạn số bộ đệm có thể được điều khiển bởi bộ đệm cấp đầu tiên.
Max Capacitance Max Fanout: Điện dung tải tối đa và fanout tối đa giới hạn số lượng bộ đệm có thể được điều khiển bởi bộ đệm cấp đầu tiên.
Mục tiêu cuối cùng của tổng hợp cây đồng hồ trong thiết kế chung là giảm độ lệch xung nhịp. Tăng số lượng cấp độ và giảm từng cấp độ fanout sẽ đầu tư nhiều bộ đệm hơn và cân bằng chính xác hơn độ trễ của mỗi đường đồng hồ để thu được độ lệch nhỏ hơn. Nhưng đối với thiết kế công suất thấp, đặc biệt khi tần số xung nhịp thấp, yêu cầu về thời gian không cao lắm, vì vậy hy vọng có thể giảm quy mô của cây xung nhịp để giảm tiêu thụ điện năng chuyển mạch động do cây xung nhịp gây ra. Như thể hiện trong hình, bằng cách giảm số cấp của cây đồng hồ và tăng fanout, kích thước của cây đồng hồ có thể được giảm một cách hiệu quả. Tuy nhiên, do giảm số lượng vùng đệm, cây đồng hồ có số cấp nhỏ hơn cây đồng hồ nhiều cấp Chỉ cần cân bằng gần đúng độ trễ của mỗi đường dẫn đồng hồ và nhận được độ lệch lớn hơn. Có thể thấy rằng với mục tiêu giảm quy mô của cây đồng hồ, việc tổng hợp cây đồng hồ năng lượng thấp sẽ phải làm tăng một độ lệch nhất định.
Cụ thể đối với chip RFID này, chúng tôi sử dụng quy trình TSMC 0.18um CMOS LOGIC / MS / RF, và tần số xung nhịp chỉ là 1.92M, rất thấp. Tại thời điểm này, khi đồng hồ được sử dụng để tổng hợp cây đồng hồ, đồng hồ thấp được sử dụng để giảm tỷ lệ của cây đồng hồ. Tổng hợp cây đồng hồ tiêu thụ điện năng chủ yếu thiết lập các hạn chế của độ lệch, độ trễ và quá cảnh. Vì hạn chế fanout sẽ làm tăng số lượng cấp độ cây đồng hồ và tăng mức tiêu thụ điện năng, giá trị này không được đặt. Giá trị mặc định trong thư viện. Trong thực tế, chúng tôi đã sử dụng 9 ràng buộc cây đồng hồ khác nhau, các ràng buộc và kết quả toàn diện được thể hiện trong Bảng 1.
Kết luận 5
Như thể hiện trong Bảng 1, xu hướng chung là độ lệch mục tiêu càng lớn, kích thước cây đồng hồ cuối cùng càng nhỏ, số lượng bộ đệm cây đồng hồ càng nhỏ và mức tiêu thụ điện năng động và tĩnh tương ứng càng nhỏ. Điều này sẽ lưu cây đồng hồ. Mục đích của việc tiêu dùng. Có thể thấy rằng khi độ lệch mục tiêu lớn hơn 10ns, điện năng tiêu thụ về cơ bản không thay đổi, nhưng giá trị độ lệch lớn sẽ làm giảm thời gian giữ và tăng số lượng bộ đệm được chèn khi sửa chữa thời gian, vì vậy a thỏa hiệp nên được thực hiện. Từ biểu đồ, Chiến lược 5 và Chiến lược 6 là những giải pháp được ưu tiên. Ngoài ra, khi cài đặt độ nghiêng tối ưu được chọn, bạn cũng có thể thấy rằng giá trị chuyển tiếp Max càng lớn thì mức tiêu thụ điện năng cuối cùng càng thấp. Điều này có thể hiểu là thời gian chuyển đổi tín hiệu đồng hồ càng dài thì năng lượng yêu cầu càng nhỏ. Ngoài ra, việc thiết lập giới hạn độ trễ có thể được mở rộng hết mức có thể và giá trị của nó không ảnh hưởng nhiều đến kết quả tiêu thụ điện năng cuối cùng.
sản phẩm khác của chúng tôi:
