Trong những năm gần đây, với sự phát triển nhanh chóng của máy tính, mạng kỹ thuật số, công nghệ truyền hình, nhu cầu về hình ảnh truyền hình chất lượng cao của người dân không ngừng tăng lên, ngành phát thanh và truyền hình nước ta đã có những bước phát triển và phát triển nhanh chóng. Việc phát sóng truyền hình kỹ thuật số qua vệ tinh, ra đời cách đây XNUMX năm, đến nay đã hình thành một quy mô đáng kể. Quay video kỹ thuật số, hiệu ứng đặc biệt kỹ thuật số, hệ thống biên tập phi tuyến tính, trường quay ảo, phương tiện phát sóng kỹ thuật số, mảng đĩa cứng mạng và hệ thống phát lại kỹ thuật số robot đã liên tiếp lọt vào hệ thống CCTV và các đài truyền hình tỉnh, thành phố. Truyền hình kỹ thuật số độ nét cao tiêu chuẩn SDTV / HDTV đã được đưa vào danh sách đề tài cấp ngành nghiên cứu khoa học cấp quốc gia, được thực hiện thí điểm phát sóng trên Tháp Phát thanh và Truyền hình Trung ương. Hiện nay, việc sản xuất chương trình truyền hình kỹ thuật số và phát sóng truyền hình số mặt đất của nước tôi đang được đẩy mạnh và "Kế hoạch XNUMX năm lần thứ XNUMX" sẽ là giai đoạn chuẩn bị cho sự chuyển dịch tổng thể của truyền hình kỹ thuật số nước tôi, và là một giai đoạn quan trọng của quá trình chuyển đổi của hệ thống phát sóng và truyền hình từ tương tự sang kỹ thuật số.
Thiết kế này được thiết kế để đối phó với xu hướng này và đáp ứng nhu cầu thị trường lớn về thiết bị truyền dẫn quang tín hiệu video kỹ thuật số ASI / SDI đa kênh. Nó là một thiết bị truyền dẫn quang sử dụng công nghệ ghép kênh phân chia theo thời gian để truyền đồng thời hai tín hiệu video kỹ thuật số ASI / SDI trong một sợi quang. Thiết kế này có thể đặt nền móng vững chắc cho sự phát triển của các thiết bị truyền dẫn quang tín hiệu kỹ thuật số không đồng bộ tốc độ cao hơn trong tương lai.
1. Kế hoạch triển khai hệ thống
Tín hiệu nối tiếp ASI / SDI được định hình lại bởi mạch cân bằng và chuyển đổi thành một tập hợp các tín hiệu vi sai; sau đó đồng hồ trong tín hiệu được trích xuất thông qua mạch khôi phục đồng hồ để sử dụng cho quá trình giải mã và đồng bộ hóa tín hiệu tiếp theo; Sau khi đi qua mạch giải mã, Tín hiệu tốc độ cao nối tiếp được biến đổi thành tín hiệu tốc độ thấp song song để chuẩn bị cho quá trình ghép kênh điện tiếp theo; cuối cùng, tín hiệu không đồng bộ được đồng bộ hóa với đồng hồ ghép kênh điện cục bộ thông qua việc điều chỉnh mạch FIFO, từ đó thực hiện việc ghép kênh điện cục bộ; Sau đó, nó được truyền đến đầu nhận thông qua chuyển đổi điện / quang của mô-đun quang. Sau khi nhận được tín hiệu, đầu nhận chuyển qua một loạt các mạch chuyển đổi nghịch đảo để khôi phục lại tín hiệu nối tiếp ASI / SDI ban đầu để hoàn thành toàn bộ quá trình truyền.
Trong thiết kế này, công nghệ ghép kênh điện của tín hiệu ASI / SDI là chìa khóa cho toàn bộ liên kết kỹ thuật. Bởi vì tốc độ tín hiệu ASI / SDI cần cho việc ghép kênh nguồn trong dự án là rất cao, tốc độ tiêu chuẩn đạt tới 270Mbit / s và nó không phải là ghép kênh tín hiệu tương đồng, rất khó và không kinh tế khi ghép kênh trực tiếp tín hiệu và nó cần được khôi phục trước. Đồng hồ của mỗi tín hiệu chuyển đổi tín hiệu nối tiếp tốc độ cao thành tín hiệu song song tốc độ thấp, sau đó điều chỉnh tốc độ đồng hồ của mỗi tín hiệu thông qua mạch chip FIFO để đạt được đồng bộ hóa với đồng hồ cục bộ, sau đó ghép hai tín hiệu điện qua chip có thể lập trình, Và sau đó nhận ra việc truyền đa kênh phân chia theo thời gian. Chỉ sau một loạt các quy trình xử lý tín hiệu này, quá trình phân kênh suôn sẻ mới có thể được thực hiện ở đầu nhận, đây cũng là điểm kỹ thuật chính của thiết kế.
Ngoài ra, việc khóa ghép kênh điện cũng là một vấn đề. Càng nhiều kênh tín hiệu, tốc độ càng cao, càng khó khóa, yêu cầu kỹ thuật bố trí bảng mạch PCB càng cao. Vấn đề này có thể được giải quyết rất tốt thông qua nhiều cách xử lý khác nhau như bố trí hợp lý các thành phần khác nhau và lọc rác một cách khoa học.
2. Mạch phần cứng
Trong thiết kế này, công dụng chính là chipset video kỹ thuật số ổn định và mạnh mẽ mới nhất của National Semiconductor. Chip giải mã và chuyển đổi nối tiếp / song song là CLC011; chip mã hóa và chuyển đổi song song / nối tiếp là CLC020; chip phục hồi xung nhịp là LMH0046; chip cân bằng cáp thích ứng là CLC014; chip CPLD là LC4256V từ LATTICE; chip FIFO là IDT72V2105 từ IDT.
Phần cân bằng của quá trình xử lý mạch được thể hiện trong Hình 2. Từ Hình 2 có thể thấy rằng tín hiệu nối tiếp ASI / SDI đầu vào một đầu được định hình lại sau khi đi qua mạch cân bằng và được chuyển đổi thành một tập hợp các tín hiệu vi sai, đó là sẵn sàng cho quá trình khôi phục đồng hồ tiếp theo. Sau khi đi qua mạch cân bằng, chất lượng tín hiệu được cải thiện đáng kể, và các dạng sóng tín hiệu đầu vào và đầu ra được so sánh như trong Hình 3.
Hình 2 Cân bằng một phần của quá trình xử lý mạch
Hình 3 So sánh dạng sóng của mạch cân bằng
Phần khôi phục xung nhịp của quá trình xử lý mạch được thể hiện trong hình 4. Qua hình 4 có thể thấy rằng chế độ làm việc của chip được thiết lập chính xác, xung nhịp 27M được cung cấp cục bộ cho chip khôi phục xung nhịp sử dụng, mức cao cân bằng. -tín hiệu vi sai tốc độ được đưa vào chip, và tín hiệu nối tiếp được phục hồi sau khi chip được xử lý Tín hiệu xung nhịp trong nó được sử dụng bởi phần giải mã sau của mạch. Đồng thời, chip cũng có thể hỗ trợ khôi phục xung nhịp cho các tín hiệu độ nét cao.
Hình 4 Phần khôi phục đồng hồ của quá trình xử lý mạch
Quá trình giải mã một phần của mạch được thể hiện trong Hình 5. Từ Hình 5 có thể thấy rằng đồng hồ nối tiếp và dữ liệu nối tiếp được khôi phục bởi chip khôi phục đồng hồ được đưa vào chip giải mã, sau khi chuyển đổi nối tiếp / song song, 10-bit dữ liệu song song và đồng hồ song song 27M được đưa ra để chuẩn bị đồng hồ cho mạch FIFO sau Điều chỉnh việc sử dụng. Biểu đồ thời gian của các tín hiệu trong mỗi chế độ làm việc được trình bày trong Hình 6.
Hình 5 Giải mã một phần của quá trình xử lý mạch
Hình 6 Biểu đồ thời gian tín hiệu của từng chế độ
Phần FIFO của quá trình xử lý mạch được thể hiện trong Hình 7. Trong số đó, đồng hồ đọc sử dụng đồng hồ song song 27M được phục hồi bởi mạch mã hóa và đồng hồ ghi sử dụng đồng hồ 27M cục bộ. Tín hiệu song song 10 bit đi qua FIFO được đồng bộ hóa với đồng hồ cục bộ thông qua điều chỉnh để chuẩn bị cho đầu vào tiếp theo tới CPLD để ghép kênh điện. Quy trình ghép kênh điện của CPLD như sau, trong đó 2BP-S là quy trình ghép kênh và 2BS-P là quy trình phân kênh.
Hình 7 FIFO một phần của quá trình xử lý mạch
Kiến trúc SCHEMATIC của 2BP-S là
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Tín hiệu N_25: std_logic;
Tín hiệu N_12: std_logic;
Tín hiệu N_13: std_logic;
Tín hiệu N_15: std_logic;
Tín hiệu N_16: std_logic;
Tín hiệu N_17: std_logic;
Tín hiệu N_21: std_logic;
Tín hiệu N_22: std_logic;
Tín hiệu N_23: std_logic;
Tín hiệu N_24: std_logic;
Bắt đầu
I30: Bản đồ cổng G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Bản đồ cổng G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Bản đồ cổng G_OUTPUT (I => N_22, O => Q0);
I33: Bản đồ cổng G_OUTPUT (I => N_23, O => Q1);
I2: Bản đồ cổng G_INPUT (I => CLK, O => N_25);
I7: Bản đồ cổng G_INPUT (I => A, O => N_12);
I8: Bản đồ cổng G_INPUT (I => LD, O => N_21);
I6: Bản đồ cổng G_INPUT (I => B, O => N_15);
I12: Bản đồ cổng G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Bản đồ cổng G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Bản đồ cổng G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Bản đồ cổng G_2AND (A => N_21, B => N_15, Y => N_17);
Kết thúc SCHEMATIC;
Kiến trúc SCHEMATIC của 2BS-P là
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Tín hiệu N_5: std_logic;
Tín hiệu N_1: std_logic;
Tín hiệu N_3: std_logic;
Tín hiệu N_4: std_logic;
Bắt đầu
I8: Bản đồ cổng G_OUTPUT (I => N_4, O => Q0);
I1: Bản đồ cổng G_OUTPUT (I => N_5, O => Q1);
I2: Bản đồ cổng G_INPUT (I => CLK, O => N_3);
I3: Bản đồ cổng G_INPUT (I => SIN, O => N_1);
I7: Bản đồ cổng G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Bản đồ cổng G_D (CLK => N_3, D => N_1, Q => N_4);
Kết thúc SCHEMATIC;
Phần mã hóa của quá trình xử lý mạch được thể hiện trong Hình 8. Sau khi nhận dữ liệu, mô-đun quang nhận khôi phục dữ liệu song song và đồng hồ đồng bộ thông qua chương trình phân kênh của CPLD, sau đó khôi phục tín hiệu nối tiếp tốc độ cao ban đầu thông qua mạch chip mã hóa, cuối cùng được thiết bị truyền dẫn đầu ra sau khi được điều khiển bởi chip điều khiển cáp. Hoàn tất toàn bộ quá trình chuyển nhượng. Trong số đó, chuỗi tín hiệu của phần mạch mã hóa được thể hiện trong Hình 9.
Hình 8 Phần mã của quy trình xử lý mạch
Hình 9 Sơ đồ định thời tín hiệu của mạch mã hóa
3. nhận xét kết luận
Thiết bị truyền dẫn quang ghép kênh điện tín hiệu ASI / SDI không đồng bộ dựa trên CPLD sử dụng công nghệ ghép kênh / phân kênh tín hiệu ASI / SDI mới nhất, có thể thực hiện việc truyền ghép kênh phân chia theo thời gian của hai tín hiệu, thay thế cho việc ghép kênh phân chia sóng trước đây. - Chế độ truyền tín hiệu không đồng bộ đa kênh dựa trên cơ sở tiết kiệm đáng kể chi phí sản xuất và nâng cao hơn nữa khả năng cạnh tranh trên thị trường của sản phẩm.
sản phẩm khác của chúng tôi:
